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更新時間：2025.04.12
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設計了一種基于LVDS的高速數(shù)據(jù)交換引擎IP核,并詳細闡述了在FPGA上的實現(xiàn)原理和關鍵設計.該IP核能廣泛適用于低速、高速FPGA中,測試結(jié)果表明,IP核的邏輯功能正確,可適應從spartan3A器件上時鐘頻率150MHz,300Mb/s數(shù)據(jù)傳輸速率(1位模式,4位模式下達到1.2Gb/s),到Virtex6器件上時鐘頻率500MHz,1Gb/s數(shù)據(jù)傳輸速率(1位模式,4位模式下達到4Gb/s).
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在當今的工業(yè)計算機應用中，產(chǎn)品信息的通訊、交換和共享存在嚴重問題，國際標準化組織ＩＳＯ為了解決這個問題，開發(fā)了國際產(chǎn)品數(shù)據(jù)交換標準ＳＴＥＰ。本文簡述了ＳＴＥＰ的內(nèi)容及其在建筑業(yè)中的發(fā)展，并對建筑物描述的應用協(xié)議ＡＰ２２５作了詳細的介紹
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專題概述
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